嵌入式 FPGA 系統加速應用程式設計系列課程.
在FPGA數位電路設計上超大型積體電路設計(VLSI)或系統晶片(SOC)設計.
在FPGA數位電路設計上超大型積體電路設計(VLSI)或系統晶片(SOC)設計均扮演著非常重要的角色，是軟硬體工程師在職場上必備的工具。工業4.0(生產力4.0)應用以機器手臂為重要抓手的“工業4.0”戰略，會加速智慧製造的進程。未來物聯網與工業4.0是大勢所趨，而高性能電機控制是實現工業4.0的關鍵應用。使用FPGA/Verilog可充分滿足當今磁場定向控制(FOC)等複雜控制演算法所提出的苛刻的時序和性能要求。
誰來看過(1)
嵌入式 FPGA 系統加速應用程式設計系列課程
課程型態/ 混成(實體+線上同步)
上課地址/ 工研院產業學院 台北學習中心。實際地點依上課通知為準!
時數/ 56小時
起迄日期/ 2024/08/28~2024/10/30
聯絡資訊/ 林郁倢 02-2370-1111 ＃ 609
報名截止日/ 2024/08/21
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課程介紹
AIoT異質性嵌入式系統開發實戰系列
【嵌入式 FPGA 系統加速應用程式設計】
工研院產業學院特邀擁有多年實務開發經驗之專業講師進行授課，課程內容強調以業界實務為導向，著重於程式設計實務之演練，除了以教學投影片講解程式設計理論及語法，同時將於課堂上現場撰寫程式範例，並直接於教學板上執行測試，讓學員清楚了解如何從無到有，完整的撰寫程式，望能培養學員全方位完整系統開發與符合業界需求之能力。
教學使用開發版：
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▲開發版示意圖▲ |
主晶片型號：XC7Z020-CLG400-2 板載晶振：50M(PL)、33.33M(PS) 雙晶振 板載1000M乙太網RJ45接口:PS*1、PL*1 雙網口 板載Xilinx JTAG下載調試器,支持FPGA及ARM全部開發
板載串口TYPE C接口(PS) 板載雙SD卡,SD0及SD1,SD0支持啟動 板載HDMI(PL)接口
板載0.96" OLED(PL)
板載W25Q128FVSG 128Mbit FLASH
板載PL按鍵*2、PS按鍵*1,PL LED*4、PS LED*1 擴展IO 34個接口,支持各種實驗 |
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單元 |
課程日期 |
課程名稱 |
時數 |
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一 |
8/28、9/4、9/11、9/18(三) |
FPGA Verilog HDL數位邏輯電路設計與周邊控制實戰 -使用Xilinx Vitis/Vivado |
28 |
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二 |
10/9、10/16、10/23、10/30(三)
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FPGA設計與圖像處理實戰 -使用 Vitis/Vivado HLS |
28 |
培訓證書：總出席率達80%，將由工業技術研究院產業學院核發培訓證書。
本課程同時規劃「線上同步數位學習」形式，讓學員能在所在地進行線上學習，隨時隨地學習、增進專業能力！
課程特色/目標
1、目前業界FPGA / CPLD的主流廠家為AMD Xilinx，相關TOOL操作廠商與代理商都會提供良好的訓練。所以本課程的進行，是設計語法與實作並重，透過範例與各種介面專題之設計，讓學員在以Verilog為主的各種相關設計領域中，熟悉Verilog語言全貌，大大的提升學員的數位設計與IC設計能力。
2、課程內容進行，將由講師實際講解 Verilog Coding 的實用密技技巧之心法，讓學員心中有數位邏輯電路，手中可寫出對應Verilog程式代碼。
3、帶領學員以數位邏輯電路之思維方式，熟知Verilog程式不再是一行行的代碼，而是一塊一塊的硬體模組，進而達到在FPGA處理速度與面積間，獲得最佳效果。
4、使用Vitis/VIVADO HLS和FPGA進行圖像處理：利用HLS上的計算機視覺和圖像/視頻處理庫。
5、在帶有HLS IP的Vitis/VIVADO工具上設計完整的圖像處理流水線，並在Zynq FPGA 測試設計。
6、創建C/C++ Project，使用高級合成(Vitis/VIVADO HLS)對其進行模擬、合成和導出。
7、調試和優化 AMD Xilinx FPGA HLS Project。
結訓與證書
課程對象
1、想從事CPLD、FPGA相關研發工作者。
2、資訊、資工、資管、電子、電機等相關科系畢業生。
3、熟悉邏輯設計以計算機組織者佳。
講師簡介
江 老師
【學歷】
中正大學資訊工程所博士班研究、逢甲大學資訊工程研究所畢
【專長】
嵌入式系統開發、智慧型嵌入式家庭自動化系統設計、8051單晶片、多套自動化系統及驅動程式Driver、WEB-ERP系統、ERP系統、生產線自動化系統。
【作品】
1、MX6/8產品開發設計、S3C6410開發板研發設計、STM32F7/H7產品設計
2、智慧型嵌入式家庭自動化系統
3、8051單晶片於工業機台之自動化系統
4、多套自動化系統(群錄自動化)及驅動程式Driver
5、WEB-ERP系統、多套ERP系統
6、華映公司生產線自動化系統
7、手機遊戲程式(象棋、打磚塊)
8、國內第一套網路中文傳呼系統
開課資訊
自備物品-筆記型電腦：建議使用Windows 7以上、Mac 2011或更高階的作業軟體。筆記型電腦規格 CPU I5或同等級以上、硬碟需求容量256G(含)以上、RAM 8G(含)以上、具Wifi或網路連網功能。
上課地點：工研院產業學院 台北學習中心。實際地點依上課通知為準!
洽詢專線：(02)2370-1111分機310，itri462692@itri.org.tw 林小姐。
課程大綱
單元一：FPGA Verilog HDL數位邏輯電路設計與周邊控制實戰
在FPGA數位電路設計上超大型積體電路設計(VLSI)或系統晶片(SOC)設計均扮演著非常重要的角色，是軟硬體工程師在職場上必備的工具。工業4.0(生產力4.0)應用以機器手臂為重要抓手的“工業4.0”戰略，會加速智慧製造的進程。未來物聯網與工業4.0是大勢所趨，而高性能電機控制是實現工業4.0的關鍵應用。使用FPGA/Verilog可充分滿足當今磁場定向控制(FOC)等複雜控制演算法所提出的苛刻的時序和性能要求。
本課程搭配FPGA實驗板進行，先詳細講述FPGA / Verilog HDL語法與應用，採深入淺出講解並輔以實作DEMO方式進行實戰教學，並結合【IP-Core設計應用】以加速產品開發速度。
將完整解說Verilog HDL語法及其對應之數位邏輯電路之呈現，課程後能熟悉Verilog語言全貌，帶領大家進入以Verilog為主的各種相關設計領域，因此非常適合各層次的設計者參考使用，上完課程後可直接與業界銜接，真正提升數位邏輯電路設計能力。
★【基礎LAB】
Verilog 循序電路設計：正反器、暫存器(Flip-Flop)、LED或七段顯示器(一位數與多位數七段顯示器)、按鍵控制電路、計時器(Timer)/毫秒、計數器(Counter)電路實驗、Finite State Machine：比大小遊戲電路實驗、紅綠燈控制電路實驗
★【進階LAB】
Simple 4 bit ALU implementation、PLL電路實驗、LCD1602實驗、RS-232通訊(UART)控制電路實驗、I2C/SPI 系統電路實驗(24C08讀寫LAB)、PWM 控制電路實驗(Servo Controller)、VGA 控制電路實驗
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序 |
日期 |
課程內容 |
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1 |
113/08/28
(三) 9:30-17:30 |
(1)FPGA工具介紹、安裝與使用及如何使用電路模擬：介紹AMD Xilinx 之FPGA/CPLD開發工具 Vitis / Vivado (2)階層模組觀念(Hierarchical Modeling Concepts)設計方法
(3)Verilog HDL語法協定( Lexical conventions)：資料型態(data types)、記憶體(Memories)、系統任務(system tasks)、編譯命令(compiler directives)
(4)Verilog HDL 模組與輸出入埠(Modules and Ports)：模組(Module definition)，輸出入埠(port declaration, connecting ports)、階層化取名(hierarchical name referencing)
(5)邏輯合成(Logic Synthesis)、邏輯閘層次模型(Gate-Level Modeling) |
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2 |
113/09/04
(三)
9:30-17:30 |
(1)Verilog HDL資料處理模型(Dataflow Modeling)：持續指定(Continuous assignments)、延遲(delay specification)、運算式(expressions)、運算子(operators)、運算元(operands)、運算子種類(operator types)
(2)Verilog HDL行為模型( Behavioral Modeling)：結構化程序(Structured procedures)、initial 及always敘述、程序指定(阻礙指定blocking 及無阻礙指定nonblocking statements)、時序控制(delay control, event control)、條件敘述(conditional statements)、多路徑分支(multiway branching)、迴圈(loops)、循序與平行區塊(sequential and parallel blocks)
(3)Verilog HDL 任務(Tasks)與函數(Functions) : 函數(Functions)、任務(Tasks)、Assignment |
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3 |
113/09/11
(三)
9:30-17:30 |
(1)演算法狀態機(Algorithmic State Machine)、有限狀態機(Finite State Machine)：Moore FSM、Mealy FSM and Modeling。
(2)Verilog HDL 時序及遲延(Timing and Delays)、Verilog HDL 時序仿真(Timing Simulation)
(3)Verilog generate / endgenerate statement (genvar、localparam、generate if、generate for、generate case)
(4)Verilog HDL有用之程式技巧(Useful Modeling Techniques)：程序持續指定(assign與deassign 及 force與release)，參數(parameter) and 複寫參數(defparam, module instance)，條件式的編譯與執行，時間刻度(Time Scales) ，有用的系統任務: File ($fopen,$fdisplay,…)、隨機亂數產生器(Random Number Generation)、VCD File |
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4 |
113/09/18
(三)
9:30-17:30 |
(1)FPGA晶片內建記憶體 (In-System Memory)、Memory Synchronous/Asynchronous Read/Write，Synchronous FIFO and Asynchronous FIFO (2)【IP-Core設計應用】：Verilog IP-Core(Intellectual Property Core)<
l添加設計和發布IP-Core (Adding design and publish IP-Core)
l如何添加AMD Xilinx的IP-Core (How to adding AMD Xilinx's IP-Core: such as General-purpose input/output, PLL, Timer, RAM, ROM, UART, I2C, SPI...)
l移植OpenCores (Porting OpenCores: Lab UART IP)
(3)設計除錯(Design Debugging)：ILA IP、Timing Analyzer |
※ 因不可預測之突發因素，主辦單位得保留課程之變更權利。
單元二：FPGA設計與圖像處理實戰
帶領學員了解各種 AMD Xilinx Vision / xfOpenCV 計算機視覺問題原型，及深入了解計算機視覺 Vitis vision Library，能獨立正確處理更深入的計算機視覺應用，如人臉識別、物體檢測等。
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序 |
日期 |
課程內容 |
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1 |
113/10/09 (三) 9:30-17:30 |
(1) AMD Xilinx Vision / xfOpenCV 簡介 (2) Using the Vitis vision Library (3) Getting Started with Vitis Vision(xfOpenCV): Vitis Design Methodology & Host Code with OpenCL (4) Introduction Wrappers around HLS Kernel(s) & xf::cv::Mat class (5) Introduction Stream Based Kernels: xf::cv::Array2xfMat()、xf::cv::xfMat2Array() (6) Vitis vision Library API Reference、圖像的基本操作(Basic Operations on Images) (7) First Vitis Vision Application: Dilation Accel、Design Examples Using Vitis Vision Library
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2 |
113/10/16 (三) 9:30-17:30 |
(1) 重要GUI操作：圖像的算術運算(Arithmetic Operations on Images)、效能測量和改進技術(Performance Measurement and Improvement Techniques) (2) 圖像處理(Image Processing)-1：更改顏色空間(Changing Colorspaces)、圖像的幾何變換(Geometric Transformations of Images)、圖像閾值(Image Thresholding)
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3 |
113/10/23 (三) 9:30-17:30 |
(1) 圖像處理(Image Processing)-2：平滑圖像(Smoothing Images)、形態轉換(Morphological Transformations)、圖像漸變(Image Gradients)、圖像金字塔(Image Pyramids)、輪廓(Contours)、直方圖(Histograms)、圖像變換(Image Transforms)、模板匹配(Template Matching) (2) 特徵檢測和描述(Feature Detection and Description)
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4 |
113/10/30 (三) 9:30-17:30 |
(1) 視頻分析(Video Analysis) (2) 機器學習(Machine Learning)：支持向量機(Support Vector Machines (SVM) (3) 計算攝影(Computational Photography)：圖像去噪(Image Denoising)、圖像修復(Image Inpainting) (4) 物體檢測(Object Detection) (5) L2 Canny邊緣偵測介紹
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※ 因不可預測之突發因素，主辦單位得保留課程之變更權利。
報名方案
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方案 |
一般報名 |
早鳥優惠 課前10日繳費 |
兩人以上 團報優惠 |
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每單元(28 hrs) |
25,500/人 |
23,000/人 |
21,700/人 |
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全系列優惠(56hr) |
原價51,000元，全系列優惠43,400/人 |
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常見問題
1、線上同步數位學習於課程當天09:30∼17:30現場同步，報名學員可即時數位聽講並提問。
2、本同步數位課程無補課機制。
3、請註明服務機關之完整抬頭，以利開立收據；未註明者，一律開立個人抬頭，恕不接受更換發票之要求。
4、若報名者不克參加者，可指派其他人參加，並於開課前一日通知。
5、如需取消報名，請於開課前三工作日以電子信箱或致電聯繫主辦單位確認申請退費事宜。逾期將郵寄講義，恕不退費。
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附件
0828-1030_嵌入式 FPGA 系統加速應用程式設計.pdf
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